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    处理器芯片之中所熟知的纳米制程，则是和晶体管的尺寸相关。

    其所代表的并不是晶体管的平均的每个晶体管的厚度，而是晶体管中最小栅极的厚度。

    用这样的话来说，所谓的5纳米制程，并不是所有的晶体管的厚度达到5纳米，而是一部分的晶体管的厚度达到了5纳米水平。

    当然处理器芯片的制程越小，晶体管的体积越小，同等面积之中就能够放下更多的晶体管，从而提高运算水平和性能并且降低功耗。

    当然随着目前光刻机技术的不断增强，所谓的制程将会受到限制。

    这正是最为常见的“量子隧穿效应”！

    这种效应会导致处理器之中的晶体管电流通过三栅极之时，由于栅极的直径狭小导致漏电，最终损害栅极，从而使得整个处理器芯片破坏。

    最开始影响这种量子隧穿效应的极限是28纳米，当小于28纳米的时候，会影响到芯片的良品率。

    当然从事半导体行业的专业人员将原本的半导体的晶体管的结构进行改变从平面的单个栅极改变成为三面环绕的栅极立体结构。

    从而控制住了漏电的情况，最终成功地突破了28纳米制程工艺的极限。

    而目前的大多数的芯片都是采用这种全新的结构，从而保证处理器芯片的良品率。

    随着目前半导体行业的发展，处理器芯片制程已经完全的开始达到三纳米，而三纳米则是一个非常困难的发展限制。

    这种立体的晶体管结构已经完全无法驾驭住三纳米的自产工艺若是突破了3纳米制成工艺之后，会出现相应的漏电，从而导致良品率的逐步下降。

    而在去年公布即将采用1纳米的台基电，虽然本质上的制程工艺只有2纳米水准，但就算如此整个生产线的良品率其实还不到10%，这也让目前的台积电无法真正地开始将1纳米的制程工艺进行商用。

    现在的光刻机的制程工艺想要更进一步，需要做出更大的改变，当然目前是拥有着两种改变的方式。

    第一种是进行处理器芯片晶体管的全新架构的研发，目前有部分的科学家提出了全环栅极晶体管排列技术。

    这项技术是上一代技术的升级版本，其最大的难度就是将原本的三面环绕变成了至少九面以上的环绕，从而保证电流经过栅极的时候不会漏电。

    当然这项技术的难度是非常之高的，想要完全的将这项技术真正的运用，并且时间需要非常多的人力物力去研发。
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